Những điểm chính:

• Việc thu nhỏ các mạch kỹ thuật số tiếp tục mang lại những lợi thế đáng kể, đặc biệt là giảm mức tiêu thụ điện năng.
• Lắp ráp đa chip sẽ là phương pháp chủ yếu, và hầu hết các mạch điện sẽ không có kích thước 2 nanomet hoặc nhỏ hơn.
• Mặc dù các hệ thống này vốn dĩ linh hoạt hơn, nhưng số lượng và độ phức tạp của các sự đánh đổi cần thiết để tối ưu hóa PPA/C cũng tăng lên.

Việc ứng dụng các quy trình sản xuất 2nm và cao hơn sẽ đòi hỏi những phương pháp tiếp cận mới trong quản lý năng lượng và nhiệt, nhưng cũng sẽ mang lại sự linh hoạt hơn trong thiết kế và nhiều lựa chọn hơn để cải thiện hiệu quả và giảm chi phí.

Năng lượng, hiệu suất và không gian/chi phí vẫn là những chỉ số quan trọng đối với các nhà sản xuất chip, nhưng trọng số và cách áp dụng các chỉ số này có thể khác nhau đáng kể. Trong quá khứ, thị trường chip được phân khúc giữa các chip tiêu thụ điện năng rất thấp được sử dụng trong điện thoại thông minh và các thiết bị di động khác, và các chip hiệu năng cao dành cho máy chủ và máy trạm cắm ngoài. Tuy nhiên, với sự phổ biến của trí tuệ nhân tạo (AI) trên hầu hết các thiết bị điện tử, các ứng dụng đã trở nên chi tiết và cụ thể hơn. Các thành phần điện toán nào hoạt động tốt nhất cho các loại dữ liệu hoặc khối lượng công việc khác nhau có thể khác nhau giữa các nhà sản xuất chip hoặc nhà cung cấp hệ thống, và những gì hoạt động tốt nhất ở một khu vực có thể không phải là lựa chọn tốt nhất ở khu vực khác do những hạn chế của lưới điện, sự sẵn có không thể đoán trước và không nhất quán của các thành phần hoặc vật liệu cần thiết, và các quy định địa chính trị.

Việc phân tách các thành phần thành nhiều cụm lắp ráp cho phép ưu tiên các bộ xử lý và chức năng, đồng thời đơn giản hóa các kế hoạch dự phòng trong trường hợp thiếu hụt các thành phần không quan trọng. Hơn nữa, thay vì nhồi nhét mọi thành phần vào một SoC đúc khuôn bằng các công nghệ sản xuất tiên tiến nhất, các thành phần có thể được phát triển bằng bất kỳ công nghệ sản xuất phù hợp nào.

Việc tối giản các tính năng vẫn rất quan trọng đối với một số logic, nhưng những gì được thu nhỏ lại cho các nút hiện đại nhất đang chiếm tỷ lệ ngày càng nhỏ trong thiết kế tổng thể. Ngược lại, các bóng bán dẫn có thể được thêm vào dưới dạng chiplet để cải thiện hiệu suất, miễn là việc truyền dữ liệu vào và ra khỏi bộ xử lý và bộ nhớ đủ nhanh để xử lý lượng dữ liệu AI đang tăng lên đáng kể.

“Cụ thể, nếu xét đến công nghệ 2 nanomet, chỉ một vài bộ phận trong các hệ thống mạch tích hợp phức tạp này sẽ sử dụng công nghệ tiên tiến nhất,” David Fried, phó chủ tịch của Lam Research, cho biết. “Cuối cùng, đó là về tối ưu hóa. Bạn muốn sử dụng công nghệ tốt nhất cho từng thành phần của hệ thống. Trước đây, chúng ta tối ưu hóa về điện năng, hiệu suất, không gian và chi phí cho các mạch tích hợp nguyên khối, nhưng công nghệ đóng gói tiên tiến cho phép chúng ta tối ưu hóa về điện năng, hiệu suất, không gian và chi phí cho từng hệ thống con riêng lẻ. Kết quả thường là các công nghệ khác nhau được kết hợp với nhau thông qua tích hợp phi tuyến tính. Chiplet là sự phát triển tự nhiên của các hệ thống tích hợp phân cấp.”

Đây là một cách tiếp cận khác để mở rộng quy mô. “Hiện nay, rất nhiều ứng dụng đang đạt được hiệu suất tốt hơn thông qua việc phân mảnh,” Fried nói. “Tức là, phân mảnh logic khỏi bộ nhớ, phân mảnh I/O khỏi logic, và phân mảnh bộ điều khiển bộ nhớ khỏi bộ nhớ. Rất nhiều sản phẩm chúng ta thấy hiện nay đang tối ưu hóa thông qua việc phân mảnh hoặc phân đoạn, hướng tới các quy trình đóng gói phức tạp và tiên tiến hơn. Đó là cách họ tối ưu hóa PPAC.”

Điều này có tác động sâu rộng đến toàn bộ chuỗi cung ứng bán dẫn. “Chúng tôi sẽ cung cấp sự linh hoạt và khả năng tùy chỉnh cao hơn,” Rosalia Baiga, Giám đốc công nghệ lĩnh vực công nghệ đóng gói tại Rapidus, công ty được cấp phép công nghệ sản xuất 2 nanomet từ IBM, cho biết. “Một số loại bao bì mà chúng tôi đang hợp tác với khách hàng sẽ sử dụng công nghệ 2 nanomet, và cũng sẽ có những công nghệ ít tiên tiến hơn. Và chúng tôi chắc chắn sẽ hợp tác với các công ty khác trong ngành vì chúng tôi sẽ không sản xuất chipset 4 nanomet hoặc 7 nanomet; chúng tôi chỉ cung cấp chipset 2 nanomet. Và chúng tôi sẽ hợp tác với các nhà máy sản xuất khác, nếu có thể, hoặc với các nhà cung cấp dịch vụ lắp ráp và thử nghiệm bán dẫn (OSAT), để đưa công nghệ 2 nanomet và các công nghệ khác vào lĩnh vực đóng gói.”

Nghe có vẻ đơn giản; thiết kế và sản xuất chiplet dễ hơn so với thiết kế và sản xuất SoC hoàn chỉnh. Nhưng việc tích hợp các thành phần lại không hề dễ dàng.

“Có khái niệm thiết kế lai cho phép kết hợp các loại ô tiêu chuẩn khác nhau, chẳng hạn như kết hợp các ô tiêu chuẩn hiệu năng cao với các ô tiêu chuẩn công suất thấp, và thậm chí có thể cả các ô mật độ cao,” Abhijet Chakroborti, Phó Chủ tịch Kỹ thuật tại Synopsys cho biết. “Vì vậy, bạn có nhiều loại ô tiêu chuẩn để lựa chọn, và công cụ EDA phải lựa chọn cẩn thận các ô đó để tối đa hóa lợi ích. Nếu bạn sử dụng các ô tiêu chuẩn hiệu năng cao ở khắp mọi nơi vì bạn đang cố gắng đạt được các mục tiêu hiệu năng rất cao cho các thiết kế HPC AI, bạn sẽ phải trả giá về điện năng và có thể cả các chỉ số khác. Nhưng sự kết hợp này rất quan trọng.”

Các tùy chọn linh hoạt, số liệu có thể tùy chỉnh.

Ban đầu, thế hệ bộ xử lý đa thành phần mới này được phát triển cho các trung tâm dữ liệu AI quy mô lớn và thị trường điện thoại thông minh và máy tính cá nhân cao cấp. Việc lắp ráp các thành phần này và tính toán các yếu tố như tỷ lệ giá trên hiệu năng (PPA/C), thời gian đưa sản phẩm ra thị trường, thời gian thiết kế và kiểm định, và thời gian sản xuất hoặc đóng gói đều liên quan đến thiết kế và thử nghiệm chuyên sâu, bao gồm nhiều chip thử nghiệm và tinh chỉnh dựa trên phương pháp và địa điểm triển khai công nghệ.

“Lợi ích về hiệu quả và năng lượng là có thật, nhưng chúng phụ thuộc vào điều kiện,” Evelyn Landman, Giám đốc công nghệ của proteanTecs, cho biết. “Quá trình chuyển đổi trong công nghệ sản xuất không còn tự động mang lại kết quả tuyến tính nữa. Giá trị thực sự đến từ việc hệ thống có thể hoạt động an toàn như thế nào gần với giới hạn vật lý thực sự của silicon, điều này đã được chứng minh rõ ràng trong các nền tảng AI quy mô lớn, nơi hiệu suất trên mỗi watt là một ràng buộc quan trọng hơn tần số thô. Ở cấp độ 2 nanomet, hiệu quả kinh tế phụ thuộc vào việc quản lý dải bảo vệ thông minh. Quá nhiều dải bảo vệ có nghĩa là một khoản đầu tư thất bại; cắt bỏ nó mà không cân nhắc kỹ lưỡng sẽ dẫn đến sự thiếu tin cậy. Những người chiến thắng là những người có thể đo lường, hiểu và quản lý dải bảo vệ một cách năng động, liên tục và toàn diện trên tất cả các khối lượng công việc và trong suốt vòng đời của nó.”

Đây là một quy trình tốn kém, đòi hỏi trình độ chuyên môn kỹ thuật cao, nhưng đối với các trung tâm dữ liệu AI, việc xử lý nhiều dữ liệu hơn trong thời gian ngắn hơn bằng cách tích hợp nhiều bóng bán dẫn hơn vào nhiều cụm lắp ráp sử dụng ít năng lượng hơn là một công thức thành công. Và đối với điện thoại và máy tính cao cấp, thiết kế chip đơn có thể phân bổ chi phí trên khối lượng sản xuất khổng lồ. Do đó, mặc dù việc phát triển một con chip mới có thể tốn tới 100 triệu đô la hoặc hơn, nhưng nó vẫn có thể chấp nhận được, đặc biệt nếu khả năng tái sử dụng các phần của thiết kế trở nên phổ biến hơn khi logic nhanh hơn hoặc tiết kiệm năng lượng hơn, bộ nhớ mật độ cao hơn và/hoặc giao diện quang học trở nên phổ biến hơn.

“Nhìn chung, những gì chúng ta đang thấy trong công nghệ sản xuất chip 2 nanomet là sự tiến bộ liên tục về mật độ công suất ngày càng tăng,” Ben Zell, phó chủ tịch kiêm tổng giám đốc phát triển công nghệ logic tại Intel cho biết. “Khi thiết kế công nghệ, các chỉ số chúng tôi tập trung vào là công suất, hiệu suất và không gian/chi phí, nhưng không chỉ là về hiệu suất. Chủ yếu là về hiệu suất trên mỗi watt và lượng không gian có thể giảm được.”

Intel Panther Lake, ra mắt vào tháng 1 năm 2026, sử dụng quy trình sản xuất 18 angstrom. Ông Cell cho biết: “Panther Lake có rất nhiều đầu nối và chiplet, và các chiplet xử lý sử dụng quy trình 18A. Chúng tôi cũng có các sản phẩm khác sẽ ra mắt vào năm tới sử dụng kiểu đóng gói truyền thống hơn — vì vậy chúng không nhất thiết phải xếp chồng lên nhau, mà là các gói đa chip. Hiện tại chúng tôi đang nghiên cứu lộ trình tương lai để bao gồm cả 14A. Panther Lake là một sản phẩm dành cho khách hàng, nhưng ngay cả trong phân khúc đó, chúng tôi cũng có các chiplet khác nhau cho các nhu cầu khác nhau. Chúng tôi có các chiplet xử lý tập trung vào hiệu năng, nhưng chúng tôi cũng có nhiều chỉ số hiệu năng trên mỗi watt hoặc hiệu quả năng lượng để giúp bạn có thời lượng pin tốt. Chúng tôi cũng có các chiplet đồ họa tập trung vào việc giảm mức tiêu thụ điện năng và cân bằng giữa điện năng và hiệu năng, và sau đó là các chiplet khác là các ứng dụng chipset truyền thống, đóng vai trò là đầu nối với phần còn lại của hệ thống máy tính, và sau đó là các sản phẩm máy chủ, rất nhạy cảm với điện năng.”

Việc cải thiện hiệu suất khác nhau tùy thuộc vào từng nút và quy trình riêng lẻ, nhưng kỷ nguyên tiết kiệm năng lượng và hiệu suất 30% cho mỗi nút mới đã kết thúc.

“Từ góc độ thiết kế, kỳ vọng của khách hàng khi áp dụng công nghệ 2 nanomet – nếu họ đang chuyển đổi từ 3 nanomet sang 2 nanomet – là hiệu năng nhanh hơn trung bình từ 10% đến 15% và mức tiêu thụ điện năng thấp hơn từ 20% đến 30% – và tất nhiên, mật độ bóng bán dẫn cao hơn khoảng 15%,” ông Chakraborty từ Synopsys cho biết. “Nhưng thách thức nằm ở chỗ liệu bạn có thể đạt được những mục tiêu đó hay không. Mức tiêu thụ điện năng thấp hơn rất hấp dẫn đối với nhiều ứng dụng ưu tiên hiệu quả trên mỗi watt và mật độ bóng bán dẫn cao hơn. Sự đổi mới và đầu tư mà Synopsys đã thực hiện là để tối đa hóa hiệu quả mà bạn có thể đạt được từ công nghệ 2 nanomet, nhưng vẫn có những thách thức thực tế liên quan đến năng suất và sản xuất.”

Khác với trước đây, hiệu suất của các bộ vi xử lý tiên tiến không còn chỉ được quyết định bởi khâu kiểm tra cuối cùng. Những con chip này vẫn cần được lắp ráp vào một loại bao bì tiên tiến nào đó và hoạt động ổn định theo các thông số kỹ thuật thực tế.

“Ở quy mô 2 nanomet và 18 ampe, thách thức chính không còn đơn thuần là thu nhỏ các bóng bán dẫn nữa,” ông Landman từ proteanTecs cho biết. “Mà là quản lý sự không chắc chắn trong suốt vòng đời của silicon. Khi kiến ​​trúc chuyển sang các tấm nano và hệ thống cung cấp điện mới, phạm vi sai số giảm đáng kể về vật lý thiết bị, chế tạo, đóng gói và khối lượng công việc thực tế. Các hiệu ứng trước đây được coi là thứ yếu, chẳng hạn như sụt áp cục bộ, gradient nhiệt, suy giảm và ứng suất tải, giờ đây được khuếch đại liên tục và cục bộ. Điều này đã thể hiện rõ trong hành vi tăng dòng điện ban đầu, nơi sự biến đổi cần được hiểu không chỉ về mặt thống kê mà còn cả về không gian và động lực học. Các giả định tĩnh và biên độ an toàn trường hợp xấu nhất không còn đủ nữa, bởi vì các điều kiện nguy hiểm nhất không nằm ở một góc cố định mà là tạm thời, phụ thuộc vào khối lượng công việc và thường không thể nhìn thấy cho đến khi hệ thống hoạt động. Ngành công nghiệp đang vượt qua một bước ngoặt, nơi độ chính xác phải được quản lý liên tục, chứ không phải được giả định tại thời điểm phê duyệt.”

Trao đổi không ngừng

Để hiểu được sự phức tạp của vấn đề này, hãy xem xét hiệu suất, yếu tố ảnh hưởng trực tiếp đến nhiệt lượng. Càng sử dụng nhiều máy chủ AI, càng cần đến logic mạnh mẽ hơn, vì điều này giúp tiết kiệm năng lượng. Tuy nhiên, hoạt động ở tần số cao hơn cũng tạo ra nhiều nhiệt hơn, nghĩa là cần phải tản nhiệt. Nếu các bộ tản nhiệt thụ động không đủ, cần phải sử dụng các phương pháp làm mát chủ động tốn nhiều năng lượng hơn.

Với quy trình 2 nanomet, có thể đóng gói nhiều bóng bán dẫn hơn vào một không gian nhất định so với quy trình 3 nanomet.[1] Điều này có nghĩa là mật độ công suất cao hơn, cho phép xử lý nhiều hơn và nhanh hơn bằng cùng một lượng điện năng. Điều này có nghĩa là mỗi nút mới có thể tiết kiệm điện năng hơn cho một tác vụ nhất định. Tuy nhiên, nếu mức sử dụng tăng quá nhiều, nhiệt sẽ tích tụ đến mức chip cần một hệ thống làm mát phức tạp hơn — việc tản nhiệt từ bên trong chip chứa nhiều điện năng, bóng bán dẫn và mật độ nhiệt cao hơn trở nên khó khăn hơn — hoặc hiệu suất sẽ suy giảm, điều này có thể khiến toàn bộ lý do chuyển sang 2 nanomet ngay từ đầu trở nên vô ích.

Ở mỗi bước tiến công nghệ mới sau 20 nm (16/14 nm đối với TSMC và Samsung), vấn đề nhiệt trở nên ngày càng khó quản lý, dẫn đến một vòng luẩn quẩn dường như không hồi kết. Mặc dù việc sử dụng FinFET giúp giảm rò rỉ cổng, mật độ nhiệt lại tăng lên theo số lượng transistor. Ở 7 nm và mỗi bước tiến công nghệ tiếp theo, rò rỉ cổng lại trở thành vấn đề, làm trầm trọng thêm các vấn đề về nhiệt do mật độ công suất động ngày càng tăng.

Các vấn đề rò rỉ cổng sẽ được giải quyết một lần nữa với các FET cổng kín hoàn toàn ở cấp độ 2nm, và một lần nữa với các FET bổ sung trong cùng một nút trong tương lai, và với các vật liệu mới như molypden và thậm chí cả vật liệu 2D trong tương lai. Tuy nhiên, mật độ công suất sẽ vẫn là một vấn đề nếu việc triển khai logic quá cao. Do đó, các phương pháp triển khai logic tiên tiến có thể đòi hỏi sự đánh đổi phức tạp trong việc lắp ráp đa chip và ở những vị trí mà dữ liệu được xử lý vật lý hoặc xử lý trước trong hệ thống.

Ngoài ra, còn có những yếu tố khác ảnh hưởng đến công thức kinh tế này, chẳng hạn như thời gian cần thiết để sản xuất một con chip từ khâu lên ý tưởng ban đầu đến khâu kiểm tra cuối cùng. “Một số khách hàng muốn tự thiết kế và để chúng tôi cung cấp silicon, đóng gói và lắp ráp toàn bộ,” ông Baiga từ Rapidus cho biết. “Quy trình sản xuất của chúng tôi chỉ tập trung vào sản xuất từng tấm wafer riêng lẻ; chúng tôi không sản xuất theo lô. Điều này cho phép chúng tôi thu thập dữ liệu đa dạng từ mỗi tấm wafer cho mục đích thiết kế. Do đó, chúng tôi có sự phối hợp nhịp nhàng giữa thiết kế và sản xuất, và dữ liệu từ khách hàng, kết hợp với các tối ưu hóa nội bộ của chúng tôi, cho phép chúng tôi tùy chỉnh theo nhu cầu của khách hàng. Thời gian giao hàng là vô cùng quan trọng.”

Thời gian là tiền bạc đối với các trung tâm dữ liệu AI, nhưng vấn đề kinh tế có thể phức tạp như chính cấu tạo và sự tương tác của các chip bên trong một gói. Logic có thể được chia nhỏ thành các chip nhỏ hơn và kết nối thông qua các đầu nối silicon lớn hơn bằng cách sử dụng phương pháp 2.5D, nhưng đầu nối càng lớn thì chi phí càng cao, tín hiệu càng phải truyền đi xa hơn và tác động đến hiệu năng càng lớn.

Các chiplet cũng có thể được xếp chồng lên nhau trong các gói 3D-IC hoặc 3.5D, nhưng điều này đòi hỏi nhiều thời gian phát triển hơn. Các cụm này có thể bao gồm CPU, GPU, NPU, TPU hoặc các thành phần khác được phát triển trong cùng hoặc các quy trình sản xuất khác nhau. Tuy nhiên, việc tích hợp này đòi hỏi sự hiểu biết sâu sắc về các tác động vật lý của từng thành phần và sự cân bằng phức tạp.

Tóm tắt

Lý do để chuyển sang nút xử lý tiếp theo không còn chỉ dựa trên một hoặc hai yếu tố. Nguyên nhân có thể khác nhau tùy thuộc vào phân khúc thị trường, khối lượng công việc hoặc các chỉ số PPA/C tiêu chuẩn. Việc tối ưu hóa chỉ một chỉ số có thể đủ đối với một số ứng dụng, trong khi những ứng dụng khác có thể cần tối ưu hóa tất cả các chỉ số. Tuy nhiên, trong nhiều trường hợp, thiết kế cuối cùng sẽ bao gồm sự kết hợp giữa các nút và các phương pháp mới để trao đổi các chỉ số PPA/C nhằm cân bằng các ưu tiên cho các hệ thống lớn hơn.

“Nhìn lại 40 năm qua, một số thế hệ chip đã rất xuất sắc trong việc giảm tiêu thụ điện năng, cải thiện hiệu suất hoặc giảm không gian sản xuất,” ông Fried từ Lam Research cho biết. “Nhưng cuối cùng, việc kết hợp tất cả mọi thứ sẽ làm cho thế hệ chip trở nên có giá trị hơn. Việc giảm không gian sản xuất và cải thiện hiệu suất đã chậm lại một chút. Mức tiêu thụ điện năng vẫn rất cao khi chúng ta hướng tới các kiến ​​trúc thiết bị tiên tiến này, và việc giảm chi phí sẽ là động lực cơ bản của giá trị thế hệ chip. Nếu bạn có thể tăng số lượng chip trên mỗi tấm wafer lên 1,7 lần cùng với hiệu suất và mức tiêu thụ điện năng tốt hơn, đó sẽ trở thành điểm nổi bật của việc thu nhỏ kích thước. Nhưng mục đích sử dụng cuối cùng sẽ quyết định xem bạn ưu tiên điện năng, hiệu suất, không gian hay chi phí nhất. Ví dụ, công nghệ thiết bị đeo sẽ nhạy cảm hơn với không gian và chi phí so với điện năng và hiệu suất, hoặc nếu nó phải hoạt động bằng pin và chúng ta không bao giờ cắm sạc, thì nó sẽ tiêu tốn nhiều điện năng hơn so với không gian và chi phí.”